파운드리 단가는 공정 미세화에 따른 장비 투자비, 수율, 그리고 웨이퍼당 생산 효율에 의해 결정됩니다. 미세 공정일수록 초기 투자비가 막대하여 단가가 높지만, 칩당 성능 효율이 좋아 고성능 AI 반도체 등에 주로 사용됩니다.
Q. 파운드리 반도체 공정별 단가는 어떻게 결정되며 차이가 발생하는가?
- EUV 노광 장비 도입은 3nm 이하 초미세 공정 단가 상승의 핵심 원인입니다.
- 레거시 공정(28nm 이상)은 장비 감가상각이 완료되어 범용 칩셋 생산에 경제적 효율성이 높습니다.
- 최근에는 전공정 단가뿐만 아니라 칩렛 등 후공정 패키징 기술이 전체 제조 원가에서 차지하는 비중이 커지고 있습니다.
- 1. 1. 파운드리 공정 미세화와 단가 상승의 상관관계
- 1.1 EUV 노광 장비의 비용 구조
- 1.2 공정 단계 증가에 따른 수율 리스크
- 2. 2. 레거시 공정의 경제적 가치와 활용 범위
- 2.1 28nm 이상 공정의 안정성
- 2.2 범용 반도체 시장의 수요
- 3. 3. 단가 비교 시 반드시 확인해야 할 핵심 지표
- 3.1 웨이퍼당 다이(Die) 수와 효율
- 3.2 설계 최적화와 디자인하우스의 역할
- 4. 4. 후공정 기술이 파운드리 단가에 미치는 영향
- 4.1 칩렛(Chiplet) 기술의 등장
- 4.2 패키징 비용의 비중 확대
- 5. 5. 2026년 이후 파운드리 시장의 단가 전망
- 5.1 공정 기술의 성숙도와 단가 안정화
- 5.2 글로벌 파운드리 업체의 가격 정책
- 6. 6. 자주 묻는 질문
1. 파운드리 공정 미세화와 단가 상승의 상관관계
반도체 제조 현장에서 공정 미세화는 곧 막대한 자본 투자를 의미합니다. EUV 노광 장비는 대당 가격이 2억 달러 이상에 달하며, 이는 제품 원가에 즉각적으로 반영됩니다.
EUV 노광 장비의 비용 구조
초미세 공정으로 진입할수록 회로 선폭을 좁히기 위한 광학적 한계 극복 비용이 급증합니다. 3nm 이하 공정의 경우, 수천 번의 공정 단계를 거치며 발생하는 미세한 결함이 전체 수익성을 위협합니다. 이는 단순한 장비 도입가를 넘어, 고도로 숙련된 인력과 최신 계측 장비 운영비가 복합적으로 작용합니다.
공정 단계 증가에 따른 수율 리스크
공정 단계가 늘어날수록 마스크 제작 비용 또한 기하급수적으로 상승합니다. 3nm 공정은 복잡도 증가로 인해 초기 수율 확보가 매우 어렵습니다. 결함률을 낮추기 위한 반복적인 공정 최적화 과정에서 발생하는 비용은 고스란히 웨이퍼당 단가 상승으로 이어집니다.
미세 공정이 무조건 저렴할 것이라는 오해는 금물입니다. 실제로는 EUV 장비 도입에 따른 감가상각비가 단가 상승의 핵심 요인입니다.
2. 레거시 공정의 경제적 가치와 활용 범위
초미세 공정이 기술의 정점이라면, 레거시 공정은 시장의 실속을 담당합니다. 28nm 이상 공정은 이미 장비 감가상각이 완료되어 생산 단가가 매우 안정적입니다.
28nm 이상 공정의 안정성
감가상각이 끝난 장비는 추가적인 대규모 설비 투자 없이도 높은 가동률을 유지할 수 있습니다. 이는 파운드리 업체 입장에서 높은 수익성을 보장하는 효자 종목이 됩니다. 안정적인 수율은 곧 납기 준수와 직결되어 고객사 신뢰를 확보하는 기반이 됩니다.
범용 반도체 시장의 수요
자동차용 MCU와 IoT 기기는 최첨단 공정보다는 신뢰성과 가격 경쟁력이 중요합니다. 이러한 범용 반도체 시장의 수요는 28nm 이상 공정에 집중되어 있습니다. 기술의 화려함보다는 경제적 효율성이 우선시되는 영역입니다.
3. 단가 비교 시 반드시 확인해야 할 핵심 지표
파운드리 단가를 산정할 때는 단순 나노 수치가 아닌, 웨이퍼 면적당 칩 생산 효율을 계산해야 합니다. 웨이퍼당 다이(Die) 수가 많을수록 단위당 원가는 낮아지지만, 불량률이 이를 상쇄하는지 확인해야 합니다.
웨이퍼당 다이(Die) 수와 효율
동일한 300mm 웨이퍼 내에서도 칩의 크기가 작을수록 더 많은 다이를 얻을 수 있습니다. 그러나 공정 미세화로 칩 크기를 줄여도, 웨이퍼 가장자리에서 발생하는 결함으로 인한 칩 손실률이 높다면 전체 효율은 급락합니다.
설계 최적화와 디자인하우스의 역할
디자인하우스와의 협업은 설계 단계에서부터 공정 효율을 고려하여 전체 생산 단가를 최적화하는 필수 과정입니다. 설계 단계에서 불필요한 레이아웃을 제거하면 결함률(Defect Rate)을 획기적으로 낮출 수 있습니다. 이는 전공정에서의 단가 절감 한계를 극복하는 전략적 선택입니다.
4. 후공정 기술이 파운드리 단가에 미치는 영향
전공정 미세화의 한계를 돌파하기 위해 후공정 기술이 전면에 등장했습니다. 전체 제조 원가 중 패키징 비용 비중은 20% 이상을 차지하며, 이 비중은 점차 확대되는 추세입니다.
칩렛(Chiplet) 기술의 등장
칩렛 기술은 하나의 큰 칩을 여러 개의 작은 칩으로 나누어 생산한 뒤 결합하는 방식입니다. 이는 대형 칩을 생산할 때 발생하는 수율 저하 문제를 해결하여 전체 원가 절감을 가능하게 합니다. 복잡한 로직을 미세 공정에서, 단순한 I/O 기능은 레거시 공정에서 처리하여 효율을 극대화합니다.
패키징 비용의 비중 확대
고대역폭 메모리(HBM)와 같은 고성능 부품이 결합되면서 패키징 과정은 더욱 정교해지고 있습니다. 이는 단순 조립이 아닌, 비용 구조의 핵심 변수로 작용합니다. 후공정 효율성이 곧 파운드리 전체의 가격 경쟁력이 되는 시대입니다.
전공정 미세화만으로는 단가 절감에 한계가 있습니다. 이제는 후공정에서의 패키징 효율성이 파운드리 수익성을 결정짓는 핵심입니다.
5. 2026년 이후 파운드리 시장의 단가 전망
향후 파운드리 시장은 AI 반도체 수요가 프리미엄 공정 단가를 견인할 것으로 보입니다. 2nm 공정 양산이 본격화되면 초기 단가는 매우 높게 형성될 가능성이 큽니다.
공정 기술의 성숙도와 단가 안정화
기술이 성숙기에 접어들면 초기 공정의 높은 단가도 점차 안정화됩니다. 글로벌 파운드리 업체들은 가동률을 최적화하여 가격 변동성을 최소화하려 노력할 것입니다. 이는 기술적 성숙도가 곧 경제적 안정성으로 이어지는 과정입니다.
글로벌 파운드리 업체의 가격 정책
AI 반도체와 같은 고성능 칩 수요는 프리미엄 공정의 단가를 높게 유지하는 원동력입니다. 업체들은 차별화된 가격 정책을 통해 고부가가치 시장을 선점하려 할 것입니다. 레거시 공정과의 이원화 전략이 더욱 뚜렷해질 전망입니다.
6. 자주 묻는 질문
A. EUV 노광 장비의 막대한 감가상각비와 공정 단계 증가에 따른 결함 관리 비용이 원가에 반영되기 때문입니다.
A. 대형 칩을 나누어 생산함으로써 수율 손실을 방지하고, 각 기능에 맞는 최적 공정을 선택해 전체 생산 원가를 낮출 수 있습니다.
댓글
3댓글 작성